VardhanSuroshi/VLSI-ASIC-Design-Flow — GitHub trend

▲РЕПО НЕТ В ОКНЕ 30D. ПОКАЗАН FINDING ИЗ ОКНА 7D (7 days) — РАНГ #2528.

FINDING #2528 · UNIT ID 680075053

VardhanSuroshi/VLSI-ASIC-Design-Flow

This repository is dedicated to VLSI ASIC Design Flow using open-source tools! Here, we embark on a journey that starts with specifications, RTL DV, Synthesis, Physical Design, Signoff and Finally Tape-It-Out

[ VERILOG ][ GITHUB ↗ ]

SURPRISE SCORE

0.00

Score Breakdown

SURPRISE0.02

ENGAGEMENT0.52

FRESHNESS1.00

SCORE = SURPRISE × ENGAGEMENT^0.7 × FRESHNESS × VISIBILITY × CONFIDENCE

SURPRISE = WINDOW STARS / DAYS / (AUDIENCE + FLOOR)

27% OF STARS IN ARCHIVE

Growth Telemetry

VELOCITY /D

2.14

ACCEL

-1.39

RETENTION

6.1%

PEAK 2026-09-17 · FORK-RETENTION 0.0% · 15 STARS / WINDOW

Author Audience

AUDIENCE

FOLLOWERS

OWNER ★

180

Engagement Signals

FORKS

ISSUE AUTH

PR AUTH

UNIQUE STARGAZERS 15 / 15 (DIVERSITY 1.00)

Why This Is A Finding

VardhanSuroshi/VLSI-ASIC-Design-Flow собрал 15 звёзд за окно, тогда как у автора всего 49 подписчиков — эффективная аудитория ≈ 67. Это даёт surprise-индекс 0.02 (звёзды относительно охвата автора, а не в абсолюте). Удержание форков 0.0% и 0 внешних контрибьюторов отделяют реальный инструмент от разовой вспышки. Акселерация отрицательная — внимание остывает после пика.

Related Findings

RANKS ABOVE 74% OF 9757 FINDINGS

#206fromgof/TridentVision[ VERILOG ]0.12 #6552openecos-projects/icsprout55-pdk[ VERILOG ]0.00132 #6988TinyTapeout/ttihp-verilog-template[ VERILOG ]0.000817 #7834WangXuan95/FPGA-FOC[ VERILOG ]0.000244 #8241The-OpenROAD-Project/OpenROAD-flow-scripts[ VERILOG ]0.000117

METRICS IN CONTEXT

MEDIAN ACROSS ALL 9757 FINDINGS · Δ vs MEDIAN · PERCENTILE = SHARE RANKED BELOW

METRICVALUEMEDIANΔ MEDPERCENTILE

SCORE0.010.00+0.01ABOVE 74%

VELOCITY2.143.86-1.71ABOVE 24%

RETENTION6.1%32.1%-26.0 PPABOVE 12%

FORKS972-63ABOVE 11%

SURPRISE0.020.01+0.01ABOVE 64%